ERC-IIITH / ERC-IIITH/Verilog-Library
Gates
Đang mở
good first issue
- Ngôn ngữ chính
- Verilog
- Star
- 4
- Fork
- 11
- Chỉ số merge pull request
- Không có pull request nào được merge trong 30 ngày
Mô tả
2 input AND, OR, NAND, NOR, XOR and XNOR gates and NOT gate
RTL model using operators and structural model using gate primitives
File structure example
> nand
>> nand_struct.v
nand_struct_tb.v
nand_rtl.v
nand_rtl_tb.v
where `_struct` is for the structural model and `_rtl` for the RTL model
This issue can be broken down and solved in multiple PRs.
Hướng dẫn đóng góp
Đánh giá
Issue này chưa được đánh giá.