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Documenting the Xilinx 7-series bit-stream format.

Python · 914 estrellas
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FOSS architecture definitions of FPGA hardware useful for doing PnR device generation.

Jupyter Notebook · 314 estrellas
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Random ideas and interesting ideas for things we hope to eventually do.

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Documenting the Xilinx Ultrascale, Ultrascale+ and UltraScale MPSoC series bit-stream format.

SystemVerilog · 84 estrellas
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SCSS · 3 estrellas
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Python · 2 estrellas

Abierto Todos

512 issues abiertos indexados

Create a netlistsvg skin with routing muxes and logic muxes Abierto

arch-* in-progress type-docs type-sim

f4pga/f4pga-arch-defs#1 · 7 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Generate module block diagrams with symbolator Abierto

help wanted

f4pga/f4pga-arch-defs#7 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Generate pb_type.xml and model.xml from Verilog Abierto

in-progress lang-python lang-xml type-defs type-sim

f4pga/f4pga-arch-defs#8 · 3 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Write tests for the sim.v in some way. Abierto

help wanted type-sim

f4pga/f4pga-arch-defs#9 · 1 comentario · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a lot more tests for place and route Abierto

arch-* help wanted

f4pga/f4pga-arch-defs#15 · 1 comentario · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a "clock generator" tool Abierto

arch-* help wanted lang-python type-utils

f4pga/f4pga-arch-defs#16 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
All of these functions involve a fairly large number of calls to Yosys Abierto

todo :spiral_notepad:

f4pga/f4pga-arch-defs#41 · 0 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Change to using `specify` blocks for providing timing information. Abierto

arch-* lang-verilog type-sim

f4pga/f4pga-arch-defs#55 · 3 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Figure out how to write unit tests for the sim.v files. Abierto

help wanted type-sim

f4pga/f4pga-arch-defs#59 · 6 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a style guide for the sim.v files. Abierto

help wanted type-docs type-sim

f4pga/f4pga-arch-defs#60 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Make all the Python files importable Abierto

help wanted lang-python

f4pga/f4pga-arch-defs#61 · 2 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Python scripts should only create output on success Abierto

help wanted lang-python type-utils

f4pga/f4pga-arch-defs#62 · 2 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Make sure that the yosys generated output is deterministic Abierto

arch-* lang-python lang-verilog type-defs type-sim type-utils

f4pga/f4pga-arch-defs#63 · 1 comentario · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Make sure all dependencies are documented and available in the conda environment Abierto

arch-* dependencies type-build type-docs

f4pga/f4pga-arch-defs#69 · 6 comentarios · 1 reacción · 0 asignados · Indexado el 15/9/2026
Refactor mux_gen util to be less one large file Abierto

help wanted lang-python type-utils

f4pga/f4pga-arch-defs#70 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Add something to the empty.svg Abierto

type-defs type-sim type-utils

f4pga/f4pga-arch-defs#73 · 0 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Describe the DSP primitives in the Xilinx Series 7 Abierto

arch-xc7 in-progress lang-verilog lang-xml type-defs type-sim

f4pga/f4pga-arch-defs#81 · 1 comentario · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Port the iCE40 CLB to Verilog and generate the pb_type from it Abierto

arch-ice40 help wanted lang-verilog lang-xml todo :spiral_notepad: type-defs type-sim

f4pga/f4pga-arch-defs#92 · 3 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a Python library for generating VtR arch.xml file Abierto

arch-* enhancement lang-python lang-verilog lang-xml type-defs type-sim type-utils

f4pga/f4pga-arch-defs#99 · 7 comentarios · 0 reacciones · 4 asignados · Indexado el 15/9/2026
Pylint (or similar) on all python code as part of CI Abierto

arch-* lang-python type-build type-utils

f4pga/f4pga-arch-defs#102 · 6 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
rr_graph import: clean up pin import Abierto

arch-* in-progress lang-python type-utils

f4pga/f4pga-arch-defs#104 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Investigate cocotb import Abierto

arch-* dependencies type-sim

f4pga/f4pga-arch-defs#111 · 0 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Make cocotb Makefile use the make/types system Abierto

arch-* dependencies lang-makefile third-party type-build type-sim

f4pga/f4pga-arch-defs#112 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Get the LUT cascade on ice40 working Abierto

arch-ice40 lang-verilog lang-xml type-defs

f4pga/f4pga-arch-defs#139 · 2 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Get the carry chain on ice40 working Abierto

arch-ice40 lang-xml type-defs

f4pga/f4pga-arch-defs#140 · 1 comentario · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Describe the DSP primitives in the iCE40 UP5K Abierto

arch-ice40 lang-verilog lang-xml type-defs type-sim

f4pga/f4pga-arch-defs#142 · 1 comentario · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Create a LUT init permutation test Abierto

arch-base arch-ice40 arch-test lang-verilog lang-xml type-defs

f4pga/f4pga-arch-defs#143 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create an ice40 test for the packing of different types of flip flops together Abierto

arch-ice40 help wanted lang-verilog type-defs

f4pga/f4pga-arch-defs#144 · 3 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Write a test for the ice40 sb_carry block Abierto

arch-ice40 help wanted lang-cocotb lang-verilog lang-xml type-sim

f4pga/f4pga-arch-defs#146 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a "huge counter" stress test Abierto

arch-ice40 lang-verilog

f4pga/f4pga-arch-defs#153 · 0 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Import the arachne-pnr ice40 test suite Abierto

arch-ice40

f4pga/f4pga-arch-defs#154 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a "global reset" stress test for ice40 Abierto

arch-ice40 lang-verilog

f4pga/f4pga-arch-defs#155 · 0 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Get a proper model of the iCE40 IO tile into VPR Abierto

arch-ice40 enhancement in-progress lang-verilog lang-xml type-defs

f4pga/f4pga-arch-defs#158 · 1 comentario · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Generate the iCE40 routing graph rather than importing from icebox Abierto

arch-ice40 in-progress lang-python lang-xml type-vpr

f4pga/f4pga-arch-defs#159 · 4 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Import iCE40 timing information from icestorm Abierto

arch-ice40 enhancement in-progress lang-python lang-xml type-vpr

f4pga/f4pga-arch-defs#160 · 1 comentario · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Clean up the iCE40 global network when importing from icebox Abierto

arch-ice40 enhancement lang-python lang-xml type-vpr

f4pga/f4pga-arch-defs#161 · 0 comentarios · 0 reacciones · 1 asignado · Indexado el 15/9/2026
Generate netlistsvg images for each a sim model's modes Abierto

arch-* lang-verilog type-sim type-utils

f4pga/f4pga-arch-defs#167 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Figure out how to deal with "negative clock edges" in interconnect Abierto

arch-* arch-ice40 lang-python lang-verilog lang-xml type-defs type-sim

f4pga/f4pga-arch-defs#168 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
vlog_to_pbtype.xml tool outputting delay information for unconnected nets. Abierto

arch-* lang-python lang-verilog lang-xml type-defs type-sim type-utils

f4pga/f4pga-arch-defs#170 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Remove the 'virt' from the ice40 device name Abierto

arch-ice40 type-defs

f4pga/f4pga-arch-defs#177 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
ice40_import_routing_from_icebox: Remove duplicate info of ram pin offsets Abierto

arch-ice40 lang-python type-defs type-utils

f4pga/f4pga-arch-defs#179 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Write a Python library for decoding Xilinx Series 7 wire names Abierto

arch-xc7 good first issue help wanted lang-python type-utils

f4pga/f4pga-arch-defs#181 · 9 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Generate rr_graph file from routing data in Project Trellis Abierto

lang-python lang-xml type-utils type-vpr

f4pga/f4pga-arch-defs#193 · 2 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Improve the performance of the `ice40_import_routing_from_icebox.py` tool Abierto

arch-ice40 lang-python lang-xml type-utils

f4pga/f4pga-arch-defs#196 · 2 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
PCF flags: review behavior by parser Abierto

arch-ice40 lang-python lang-verilog type-benchmark type-build

f4pga/f4pga-arch-defs#202 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Add timing constraints for all tests Abierto

arch-ice40 lang-verilog type-benchmark

f4pga/f4pga-arch-defs#203 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Create a "pretty printer" for the VTR .net file format Abierto

arch-* lang-python lang-xml type-vpr

f4pga/f4pga-arch-defs#209 · 3 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Remove .d output from utils/deps_xml.py once Makefile system is deprecated completely Abierto

f4pga/f4pga-arch-defs#218 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Convert all instances of comma seperate lists in CMake to semi-colon separated lists Abierto

f4pga/f4pga-arch-defs#219 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026
Find a CMake formatter that works Abierto

f4pga/f4pga-arch-defs#220 · 0 comentarios · 0 reacciones · 0 asignados · Indexado el 15/9/2026

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