chipsalliance/python-fpga-interchange

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Python interface to FPGA interchange format

Stelle: 41
Fork: 12
Issue aperte per principianti: 0
Issue indicizzate: 19

Lingua principale: Python
Licenza: ISC
Ultimo push su GitHub: 19/10/2022
Ultima indicizzazione: 15/9/2026
Guida per i contributori: Nessuna guida per i contributori
Codice di condotta: Codice di condotta
Label per principianti: Nessuna label per principianti indicizzata
Metriche di merge delle PR: Nessuna PR unita negli ultimi 30g

Aperta Tutte

19 issue aperte indicizzate

Need canonical storage solution to ensure binary consistency Aperta

chipsalliance/python-fpga-interchange#8 · 2 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Remove rapidyaml git+https in requirements once rapidyaml is in PyPi Aperta

chipsalliance/python-fpga-interchange#11 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Add XML support to plaintext FPGA interchange Aperta

chipsalliance/python-fpga-interchange#29 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Improve YAML anchor names Aperta

enhancement

chipsalliance/python-fpga-interchange#30 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Optimize node and pip walking Aperta

chipsalliance/python-fpga-interchange#31 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Requiring a NULL tile at (0, 0) is Xilinx-specific Aperta

chipsalliance/python-fpga-interchange#34 · 5 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Setup automatic publishing packages to PyPI Aperta

chipsalliance/python-fpga-interchange#35 · 2 commenti · 0 reazioni · 1 assegnatario · Indicizzata il 15/9/2026
Replace local license checks with the SymbiFlow/actions/checks@main action Aperta

chipsalliance/python-fpga-interchange#59 · 1 commento · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Invalid DCP when the BUFG route-thru is used Aperta

chipsalliance/python-fpga-interchange#61 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Cleaner nextpnr BBA generation Aperta

enhancement

chipsalliance/python-fpga-interchange#66 · 2 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Add FASM generator testing Aperta

chipsalliance/python-fpga-interchange#79 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Allow patching of StringIdx values Aperta

enhancement

chipsalliance/python-fpga-interchange#81 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Allow patching of lists Aperta

chipsalliance/python-fpga-interchange#82 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Add support to emit VTR XML architecture file Aperta

chipsalliance/python-fpga-interchange#101 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
XDC constraints attributes on cells/ports missing from the netlists Aperta

chipsalliance/python-fpga-interchange#109 · 1 commento · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
Issues trying to create YAML device file from example Aperta

chipsalliance/python-fpga-interchange#117 · 4 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
FASM generators: add LUTRAM support for xc7 Aperta

chipsalliance/python-fpga-interchange#128 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
AttributeError when converts IF to json Aperta

chipsalliance/python-fpga-interchange#162 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026
VPR generates warnings about missing timing in testarch Aperta

chipsalliance/python-fpga-interchange#166 · 0 commenti · 0 reazioni · 0 assegnatari · Indicizzata il 15/9/2026

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