lowRISC/ethernet
Vedi su GitHubOpen-source memory-mapped Ethernet MAC for FPGA with RGMII interface
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- 23
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- 0
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- 10
- Lingua principale
- SystemVerilog
- Licenza
- Nessun dato sulla licenza
- Ultimo push su GitHub
- 27/7/2026
- Ultima indicizzazione
- 19/9/2026
- Guida per i contributori
- Nessuna guida per i contributori
- Codice di condotta
- Nessun codice di condotta
- Label per principianti
- Nessuna label per principianti indicizzata
- Metriche di merge delle PR
- Nessuna PR unita negli ultimi 30g
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Difficoltà 5/5 Più di una settimana Idoneità per principianti 30/100
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Difficoltà 4/5 3-5 giorni Idoneità per principianti 35/100
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Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100
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Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100
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Difficoltà 5/5 Più di una settimana Idoneità per principianti 35/100
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Difficoltà 5/5 Più di una settimana Idoneità per principianti 35/100
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Difficoltà 3/5 1-2 giorni Idoneità per principianti 58/100
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TX/RX FSMs need refactoring Aperta
Difficoltà 4/5 3-5 giorni Idoneità per principianti 48/100
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Difficoltà 4/5 3-5 giorni Idoneità per principianti 35/100
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Difficoltà 5/5 Più di una settimana Idoneità per principianti 25/100