acmpesuecc / acmpesuecc/aes-128-sysverilog-riscv
Testbench required for lastround.sv
Đang mở
Bounty: 25
documentation
enhancement
- Ngôn ngữ chính
- SystemVerilog
- Star
- 1
- Fork
- 2
- Chỉ số merge pull request
- Không có pull request nào được merge trong 30 ngày
Mô tả
# Description
Add a testbench for `lastround.sv` to validate it's functionality. Please refer to [this](https://www.chipverify.com/systemverilog/systemverilog-simple-testbench) for a tutorial on writing a testbench.
# Notes:
- You are eligible to get brownie points if you report back bugs with the module, add coverage reports, randomized testing and self-assertion tests.
Hướng dẫn đóng góp
Đánh giá
Issue này chưa được đánh giá.